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    • 专利摘要:
    Die Erfindung bezieht sich auf ein Bauelement, insbesondere auf ein Halbleiterbauelement, mit wenigstens zwei in einem Substrat (100) ausgebildeten Mulden (111, 121, 131, 141), wobei auf wenigstens einer der Mulden ein funktionelles Element gebildet ist, sowie auf ein zugehöriges Herstellungsverfahren. DOLLAR A Erfindungsgemäß ist eine zweite Mulde (131), auf der ein nicht-flüchtiges Speicherbauelement gebildet ist, mit größerer Tiefe als eine erste Mulde (141) im Substrat und mit gegenüber dem Substrat höherer Dotierkonzentration gebildet. Zusätzlich oder alternativ ist vorgesehen, dass isolierte Transistoren für verschiedene Treiberspannungen auf einer Mehrzahl von Mulden gebildet werden, wobei auf jeder Mulde nur Transistoren für eine jeweils zugehörige Treiberspannung angeordnet werden. DOLLAR A Verwendung z. B. für System-auf-Chip- und Mikrocontroller-Bauelemente.
    公开号:DE102004030345A1
    申请号:DE200410030345
    申请日:2004-06-18
    公开日:2005-01-20
    发明作者:Jeong-Uk Han；Byoung-Ho Kim；Ju-Ri Kim；Sang-Soo Kim；Sung-Chul Park；Weon-Ho Park；Hyun-Khe Yoo；Seung-Beom Yoon
    申请人:Samsung Electronics Co Ltd；
    IPC主号:H01L21-76
    专利说明:
    [0001] DieErfindung bezieht sich auf ein Bauelement, insbesondere ein Halbleiterbauelement,mit wenigstens zwei in einem Substrat ausgebildeten, z.B. dotiertenMulden, wobei auf wenigstens einer der Mulden ein funktionellesElement gebildet ist, sowie auf ein zugehöriges Herstellungsverfahren.Bei dem Bauelement kann es sich insbesondere um ein Einzelchip-Datenverarbeitungsbauelementhandeln.
    [0002] Einzelchip-Datenverarbeitungsbauelemente,wie ein sogenanntes System-auf-Chip (SOC) oder eine Microkontrollereinheit(MCU), umfassen typischerweise einen Prozessor, einen Speicher undein oder mehrere periphere funktionelle Elemente. Diese peripherenElemente könnenz.B. eine Logikschaltung, eine Sprach- und Bildverarbeitungsschaltung und/oderverschiedene Schnittstellenschaltungen umfassen. Für die verschiedenenElemente des Einzelchip-Datenverarbeitungsbauelements kann eine Mehrzahlvon Treiberspannungen vorgesehen sein.
    [0003] Beispielsweisekann ein herkömmlichesEinzelchip-Datenverarbeitungsbauelement, das mittels eines CMOS-Prozessesmit Linienbreiten von mehr als 0,35μm gefertigt wird, einen PMOS-Transistorfür hoheTreiber spannung von 15V bis 20V, einen PMOS-Transistor für mittlereTreiberspannung von 4V bis 6V und einen PMOS-Transistor für niedrige Treiberspannungvon 1V bis 3V, die in einer n-leitenden Mulde gebildet sind, sowieeinen NMOS-Transistor fürhohe Treiberspannung von 15V bis 20V, einen NMOS-Transistor für mittlereTreiberspannung von 4V bis 6V und einen NMOS-Transistor für niedrige Treiberspannungvon 1V bis 3V umfassen, die in einer p-leitenden Mulde ausgebildetsind.
    [0004] Desweiteren kann ein NMOS-Transistor für hohe Treiberspannung, dereine niedrige Schwellenspannung VTH erfordert,auf einem p-leitenden Substrat ausgebildet sein. Mindestens aufgrundeines Volumeneffekts kann eine Schwankung der SchwellenspannungVTH auftreten. Der Volumeneffekt kann bis zueinem gewissen Grad dadurch beseitigt werden, dass die Transistoreneiner Speicherzelle eines elektrisch lösch- und programmierbaren Festwertspeichers(EEPROM), der ein nichtflüchtigesSpeicherbauelement darstellt, auf einem p-leitenden Substrat mitniedriger Dotierkonzentration gebildet werden.
    [0005] DieVerringerung der Fertigungsabmessungen elektronischer Bauelementehat unter anderem zur Folge, dass bereits CMOS-Prozesse mit Linienbreitenunterhalb von 0,18μmvorgeschlagen worden sind. Da jedoch die Transistoren einer EEPROM-Zelleherkömmlicherweiseauf dem p-leitenden Substrat niedriger Dotierkonzentration ausgebildetsind, kann die Verringerung der Zellenabmessung zu einem Kurzkanaleffektführen,d.h. zu einem Anstieg der Schwellenspannung aufgrund verkürzter Kanallänge. DieserSchwellenspannungsanstieg kann einen Durchgriffeffekt verursachen,wenn der Stromfluss so hoch ist, dass er vom Transistor nicht mehrgesperrt werden kann.
    [0006] Wieoben angegeben, sind die PMOS-Transistoren mit den verschiedenenTreiberspannungen üblicherweisein einer n-leitenden Mulde gebildet, die NMOS-Transistoren für die verschiedenenTreiberspannungen hingegen in einer p-leitenden Mulde. Daher kannes sein, dass nicht alle Transistoren für die unterschiedlichen Treiberspannungenin der gleichen Mulde gleichzeitig optimale Betriebseigenschaftenzeigen.
    [0007] DerErfindung liegt als technisches Problem die Bereitstellung einesBauelements der eingangs genannten Art und eines zugehörigen Herstellungsverfahrenszugrunde, mit denen sich die oben angegebenen Schwierigkeiten herkömmlichersolcher Bauelemente und Herstellungsverfahren wenigstens teilweisebeheben lassen.
    [0008] DieErfindung löstdieses Problem durch die Bereitstellung eines Bauelements mit denMerkmalen des Anspruchs 1 oder 39 sowie eines Herstellungsverfahrensmit den Merkmalen des Anspruchs 43 oder 47.
    [0009] VorteilhafteWeiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
    [0010] VorteilhafteAusführungsformender Erfindung sind in den Zeichnungen dargestellt und werden nachfolgendbeschrieben. Hierbei zeigen:
    [0011] 1 ein Blockschaltbild einesEinzelchip-Datenverarbeitungsbauelements,
    [0012] 2 ein Ersatzschaltbild einerin das Einzelchip-Datenverarbeitungsbauelement von 1 eingebauten EEPROM-Zelle,
    [0013] 3 eine partielle Layoutdarstellungeines Feldes von EEPROM-Zellennach Art von 2,
    [0014] 4 bis 6 Querschnittsansichten entlang der LinieA-A', B-B' bzw. C-C' von 3,
    [0015] 7 eine Querschnittansichtder EEPROM-Zelle und weiterer Transistoren im Einzelchip-Datenverarbeitungsbauelementvon 1,
    [0016] 8A und 8B vergrößerte Querschnittansichteneines PMOS-Transistors fürhohe Spannung von 7 und
    [0017] 9 bis 33 schematische Querschnittansichtenaufeinanderfolgender Stadien eines Verfahrens zur Herstellung desEinzelchip-Datenverarbeitungsbauelementsvon 1.
    [0018] Inden Figuren sind die Dicken von Schichten zur besseren Verdeutlichung übertriebendargestellt, und gleiche Bezugszeichen bezeichnen in den verschiedenenFiguren jeweils identische oder funktionell äquivalente Elemente. Das inden Figuren veranschaulichte, erfindungsgemäße Einzelchip-Datenverarbeitungsbauelementumfasst einen Prozessor, einen Speicher und periphere Elemente.Der Prozessor kann eine Zentralprozessoreinheit (CPU) mit komplexerInstruktionssatzberechnung (CISC) oder reduzierter Instruktionssatzberechnung(RISC) beinhalten. Alternativ kann als Prozessor ein digitaler Signalprozessor(DSP) oder eine Kombination einer CPU und eines DSP verwendet werden.Der Speicher kann ein nichtflüchtigerSpeicher und/oder ein flüchtigerSpeicher, z.B. ein statischer Direktzugriffsspeicher (SRAM) oderdynamischer Direktzugriffsspeicher (DRAM) sein. Beispiele nichtflüchtigerSpeicher umfassen einen Masken-Festwertspeicher (Masken-ROM), einenEEPROM und einen Flash-Speicher. Die peripheren Elemente können z.B.einen Detektor, einen Zähler,einen Zeitgeber, ein Eingabe/Ausgabe-Element und/oder eine Steuereinheitumfassen. Sie könnenauch Elemente fürbestimmte Einsatzzwecke beinhalten, z.B. eine Flüssigkristallanzeigen(LCD)-Steuereinheit,eine Graphiksteuereinheit oder eine Netzwerk-Steuereinheit. Der Prozessor,der Speicher und die peripheren Elemente können miteinander über einenAdressbus, einen Datenbus und/oder einen Steuerbus verbunden sein, z.B.zum effizienten Speichern, Verarbeiten und Lesen von Daten.
    [0019] Miteinem Transistor fürhohe Treiberspannung, nachfolgend als HV-TR bezeichnet, ist vorliegendein Transistor gemeint, an den eine treibende Spannung, d.h. Treiberspannungbzw. Ansteuerspannung von etwa 15V bis 20V angelegt wird. Unter einemTransistor fürniedrige Treiberspannung, nachfolgend als LV-TR bezeichnet, wirdvorliegend ein Transistor verstanden, an den eine Treiberspannung vonca. 3V oder weniger angelegt wird, während unter einem Transistorfür mittlereTreiberspannung, nachfolgend als MV-TR bezeichnet, ein Transistor verstandenwird, an den eine mittlere Treiberspannung von ca. 4V bis 6V angelegtwird, die zwischen den Treiberspannungen für den HV-TR einerseits undden LV-TR andererseits liegt. Es versteht sich, dass die genauenWerte der verschiedenen Treiberspannungen vom Fachmann je nach Bedarfauch anders gewähltwerden können,ohne den Umfang der Erfindung zu verlassen.
    [0020] Nachfolgendwird als ein Beispiel ein Einzelchip-Datenverarbeitungsbauelementnäher betrachtet,das durch einen CMOS-Prozess mit Linienbreiten unterhalb von 0,18μm hergestelltwerden kann. 1 zeigtein solches Einzelchip-Datenverarbeitungsbauelement, bei dem essich z.B. um ein Smartcard-Medium handeln kann. Eine CPU 1 wirdals Prozessor verwendet, ein EEPROM 2 und ein Masken-ROM 3 werdenals nichtflüchtigeSpeicherbauelemente verwendet, ein SRAM 4 wird als flüchtiges Speicherbauelementverwendet, und eine Sicherheitssteuereinheit 5, Detektoren 6 undeine Eingabe/Ausgabe-Einheit 7, auch E/A- oder I/O-Einheitbezeichnet, werden als periphere Elemente benutzt. Alle diese Komponentensind übereinen Bus 8 miteinander verbunden, um das Speichern, Lesenund Verarbeiten von Daten zu ermöglichen.
    [0021] DieCPU 1 kann einen LV-TR umfassen, und jede Speicherzelledes EEPROM 2 kann ein Paar von Transistoren beinhalten.Periphere Schaltkreise, wie ein Spaltendecoder und ein Zeilendecoderdes EEPROM 2, könneneinen HV-TR beinhalten, und der Masken-ROM 3 sowie derSRAM 4 könneneinen LV-TR aufweisen. Außerdemkönnendie Sicherheitssteuereinheit 5, die Detektoren 6 unddie E/A-Einheit 7 jeweils einen MV-TR und einen LV-TR enthalten. Somitbeinhaltet das Einzelchip-Datenverarbeitungsbauelement Transistorenaller drei Typen HV-TR, MV-TR und LV-TR.
    [0022] 2 zeigt im Ersatzschaltbildeine Zelle des EEPROM 2 in diesem Einzelchip-Datenverarbeitungsbauelement.Wie aus 2 ersichtlich,umfasst eine jeweilige Speicherzelle des EEPROM 2 einen SpeichertransistorMTR und einen Auswahltransistor STR. Der Speichertransistor MTRwird dazu verwendet, einen logischen Datenpegel "1" oder "0" zu halten. Der Auswahltransistor STRwird zum Auswählen vonSpeicherbits benutzt. Der Speichertransistor MTR umfasst einen SourcebereichS, einen floatenden ÜbergangsbereichFJR, der als Drainbereich fungiert, ein floatendes Gate FG und einSteuergate CG. Der Auswahltransistor STR beinhaltet den FJR, derbei ihm als Sourcebereich fungiert, einen Drainbereich D und einGate G. Eine Wortleitung W/L ist mit dem Gate G des AuswahltransistorsSTR verbunden, und eine Bitleitung B/L ist mit dem Drainbereich Ddes Auswahltransistors STR verbunden. Eine Abtastleitung S/L istmit dem Steuergate CG des Speichertransistors MTR verbunden. DerSpeichertransistor MTR und der Auswahltransistor STR sind miteinander über denFJR verbunden.
    [0023] 3 veranschaulicht exemplarischeine Teilansicht eines Layouts fürein Feld von EEPROM-Zellen des Typs von 2. Wie aus 3 ersichtlich,ist durch einen Isolationsbereich FI ein aktiver Bereich definiert,in welchem Transistoren der jeweiligen EEPROM-Zelle vorgesehen sind.Die Abtastleitung S/L verläuftsenkrecht zum Isolationsbereich FI.
    [0024] DieWortleitung W/L verläuftparallel zur Abtastleitung S/L. Der FJR ist zwischen der AbtastleitungS/L und der Wortleitung W/L im aktiven Bereich unterhalb eines TunnelfenstersT/W angeordnet. Der Sourcebereich S ist im aktiven Bereich auf derdem FJR bezüglichder Abtastleitung S/L gegenüberliegendenSeite angeordnet. Der Drainbereich D ist im aktiven Bereich aufder dem FJR bezüglichder Wortleitung W/L entgegengesetzten Seite angeordnet. Ein Bitleitungs-KontaktlochBC, das mit einer zugehörigenBitleitung B/L verbunden ist, ist innerhalb des Drainbereichs Dangeordnet. Die Wortleitung W/L ist über ein erstes und ein zweitesKontaktloch MC1, MC2 mit einer oberen Zwischenverbindung verbunden,und die Abtastleitung S/L ist überein drittes Kontaktloch MC3 mit der oberen Zwischenverbindung verbunden.Eine Maskenstruktur MCI wird dazu benutzt, Speicherzellen zu separieren.
    [0025] Die 4 bis 6 zeigen Querschnittansichten längs derLinie A-A', B-B' bzw. C-C' von 3. Wie daraus ersichtlich, sind Transistorender jeweiligen EEPROM-Zelle des Einzelchip-Datenverarbeitungsbauelementsauf einer p-leitenden Mulde 131 für hohe Treiberspannung (p-leitendeHV-Mulde) über einemp-leitenden Substrat 100, vorzugsweise einem p-dotierten Halbleitersubstrat,ausgebildet. Speziell könnendies der Speichertransistor MTR und der Auswahltransistor STR derjeweiligen EEPROM-Zelle sein, die voneinander durch einen aktivenBereich beabstandet sind, der durch einen Bereich 109a mit flacherGrabenisolation (STI-Bereich) definiert ist. Die durchschnittlicheDotierkonzentration der p-leitenden HV-Mulde 131 ist höher alsdiejenige des p-leitenden Substrats 100. Da an den SpeichertransistorMTR und den Auswahltransistor STR eine relativ hohe Spannung angelegtwird, ist die Tiefe der p-leitenden HV-Mulde 131 größer alsdiejenige einer Mulde 141 in 7,auf der ein jeweiliger LV-TR gebildet ist.
    [0026] DerSpeichertransistor MTR beinhaltet eine Tunneloxidschicht 175 aufder p-leitenden HV-Mulde 131, eine Speichergateoxidschicht 160M und ein Stapelgate 252.Des weiteren umfasst der Speichertransistor MTR den SourcebereichS und den FJR, die auf beiden Seiten des Stapelgates 252 inder p-leitenden HV-Mulde 131 ausgebildet sind.
    [0027] DieTunneloxidschicht 175 ist unterhalb des in 3 gezeigten Tunnelfensters T/W in einerDicke gebildet, die zum Fowler-Nordheim(F-N)-Tunneln während des Programmierens oderLöschenseiner Speicherzelle ausreicht. Die Dicke der Tunneloxidschicht 175 kannz.B. etwa 7nm bis 9nm betragen, während die Dicke der Speichergateoxidschicht 160Mz.B. zwischen etwa 20nm und 40nm liegt.
    [0028] DasStapelgate 252 umfasst ein floatendes Gate 180F,eine Gatezwischenisolationsschicht 182I und ein Steuergate 230C.Die Gatezwischenisolationsschicht 182I ist z.B. aus Oxid-Nitrid-Oxid(ONO) gebildet. Der Auswahltransistor STR umfasst eine Auswahlgateoxidschicht 160S aufder p-leitenden HV-Mulde 131 sowie ein Pseudostapelgate 254.Des weiteren beinhaltet der Auswahltransistor STR den DrainbereichD und den FJR, die auf beiden Seiten des Pseudostapelgates 254 inder p-leitenden HV-Mulde 131 ausgebildet sind.
    [0029] ZurVereinfachung des Herstellungsprozesses kann das Pseudostapelgate 254 eingleichzeitig mit dem floatenden Gate 180E gebildetes Gate 180S, einegleichzeitig mit der Gatezwischenisolationsschicht 182I gebildeteIsolationsstruktur 182S und ein gleichzeitig mit dem Steuergate 230C gebildetes Pseudogate 230S umfassen.
    [0030] Wieaus 6 ersichtlich, sinddas Gate 180S und das Pseudogate 230S über daserste und zweite Kontaktloch MC1, MC2 mit einer gemeinsamen oberenZwischenverbindung 340 verbunden. Somit entspricht dieseEEPROM-Zellenverschaltung derjenigen des Ersatzschaltbilds von 2. Eine Bitleitung 330 ist über dasBitleitungskontaktloch BC mit dem Drainbereich D verbunden. DasGate des Auswahltransis tors STR kann ein Einzelschicht-Gate sein,das gleichzeitig mit dem Steuergate 230C gebildet wird.
    [0031] Umeinen Durchgriff zu vermeiden, kann der Sourcebereich S als schwachdotierter Bereich (LDD-Bereich) mit einem n–-leitendenStörstellenbereich 282 undeinem n+-leitenden Störstellenbereich 292 gebildetsein. Um den Effekt des Tunnelns und Verhinderns eines Durchgriffsim Drainbereich D maximal zu machen, umfasst der FJR einen n+-leitenden Bereich 172 unterhalbder Tunneloxidschicht 175 sowie einen n–-leitendenBereich 262 unter der Speichergateoxidschicht 160M undder Auswahlgateoxidschicht 160S. Der Drainbereich D kannein Maskeninsel-Doppeldiffusionsdrainbereich (MI-DDD-Bereich) sein,bei dem in einem n–-leitenden Störstellenbereich 264 einn+-leitender Störstellenbereich 294 definiertist, um eine hohe Durchbruchspannungsfestigkeit zu erhalten. AlsMaskeninsel dient in diesem Fall der durch eine Ionenimplantationsmaskeinnerhalb eines Bereichs definierte n+-leitendeStörstellenbereich 294.
    [0032] Imgezeigten Ausführungsbeispielsind die Transistoren der EEPROM-Zelleinnerhalb der p-leitenden HV-Mulde 131 ausgebildet, dieeine höhere Dotierkonzentrationaufweist als das p-leitende Substrat. Daher wird ein Durchgriffmittels Steigern der Dotierkonzentration in einem Bereich verhindert,in welchem die Transistoren der EEPROM-Zelle gebildet sind. Wenndie Transistoren der EEPROM-Zelle auf diese Weise in der p-leitendenHV-Mulde 131 mit hoher Dotierkonzentration gebildet sind,kann die Schwellenspannung aufgrund eines Volumeneffekts ansteigen,was einen Spannungsabfall zwischen dem Drainbereich D und dem SourcebereichS verursacht. Wenn jedoch ein Kanal dieser Transistoren verkürzt wird,reduziert sich der Volumeneffekt, wodurch der Spannungsabfall zwischendem Drain- und/oder Sourcebereich kompensiert wird, was die Eigenschaftender Transistoren der EEPROM-Zelle verbessert.Somit wird mit einer Reduktion der Abmessungen der EEPROM-Zellederen Transistor herunterskaliert, und ein Durchgriff kann effektivunterdrücktwerden.
    [0033] Nachfolgendwerden Programmier-, Lösch- undLesevorgängeeiner solchen EEPROM-Zelle nähererläutert.Um einen Löschvorgangauszuführen, wirdeine Spannung von etwa 15V bis 20V an die Abtastleitung S/L unddie Wortleitung W/L angelegt, währenddie Bitleitung B/L geerdet wird und der Sourcebereich S floatend,d.h. potentialfrei, gehalten oder an diesen eine Spannung von 0Vangelegt wird. An das Substrat wird eine Spannung von 0V angelegt. DadurchkönnenElektronen in das floatende Gate F/G injiziert werden, so dass dieSchwellenspannung VTH des SpeichertransistorsMTR z.B. auf 3V bis 7V ansteigt. Wenn ein Programmiervorgang derEEPROM-Zelle ausgeführtwird, wird die Abtastleitung S/L geerdet, an die Bitleitung B/Lund die Wortleitung W/L wird jeweils eine Löschspannung von 16V bis 20Vangelegt, an das Substrat wird eine Spannung von 15V angelegt, undder Sourcebereich S wird floatend gehalten. Dadurch emittiert dasfloatende Gate F/G Elektronen, so dass die Schwellenspannung VTH des Speichertransistors MTR auf –4V bis0V verringert wird. Währendeines Lesevorgangs wird der Sourcebereich S geerdet, an die AbtastleitungS/L wird eine Spannung von 1,7V angelegt, an die Wortleitung W/Lwird eine Spannung von 3,3V angelegt, und an die Bitleitung B/Lwird eine Spannung von 2,5V angelegt. Somit führt die EEPROM-Zelle einen Lesevorgangdadurch aus, dass sie detektiert, ob über den SpeichertransistorMTR ein Strom fließt odernicht.
    [0034] 7 veranschaulicht in einerQuerschnittansicht das beispielhafte Einzelchip-Datenverarbeitungsbauelement,in das die besagte EEPROM-Zelle undweitere Transistoren eingebaut sind. Wie aus 7 ersichtlich, beinhaltet dieses Bauelementeine Vierfachmuldenstruktur mit vier unterschiedlichen Mulden, dieauf dem p-leitenden Substrat 100 ausgebildet sind. Speziellumfasst die Vierfachmuldenstruktur eine p-leitende LV- Mulde 141,eine p-leitende HV-Mulde 131, eine n-leitende LV-Mulde 121 und einen-leitende HV-Mulde 111. Die Tiefen der verschiedenen Muldenhaben einen Einfluss auf die vertikale Durchgriffspannung.
    [0035] Diep-leitende HV-Mulde 131 ist mit größerer Tiefe als die p-leitendeLV-Mulde 141 gebildet,und die n-leitende HV-Mulde 111 ist mit größerer Tiefeals die n-leitende LV-Mulde 121 gebildet. Die Dotierkonzentrationder p-leitenden HV-Mulde 131 ist höher als diejenige des p-leitendenSubstrats 100. Die EEPROM-Zelle, der HV-NMOS-TR und der MV-NMOS-TR sind aufder p-leitenden HV-Mulde 131 gebildet, der HV-PMOS-TR und der MV-PMOS-TRsind auf der n-leitenden HV-Mulde 111 gebildet, der LV-NMOS-TRist auf der p-leitenden LV-Mulde 141 gebildet, der LV-PMOS-TRist auf der n-leitenden LV-Mulde 121 gebildet, und einpartieller HV-NMOS-TR ist auf dem p-leitenden Substrat 100 gebildet.
    [0036] Gateoxidschichtenstehen in enger Beziehung zur Durchbruchspannungscharakteristik.Dementsprechend weist das beispielhaft betrachtete Einzelchip-Datenverarbeitungsbauelementdrei verschiedene Typen von Gateoxidschichten auf, und zwar eineGateoxidschicht 160 fürden HV-TR, eine Gateoxidschicht 200 für den MV-TR und eine Gateoxidschicht 220 für den LV-TR.Von diesen Gateoxidschichten besitzt die Gateoxidschicht 160 für den HV-TRdie größte Dicke,währenddie Gateoxidschicht 220 für den LV-TR die geringste Dickeaufweist. Die Gateoxidschicht 160 für den HV-TR ist z.B. 20nm bis40nm dick, die Gateoxidschicht 200 für den MV-TR etwa 10nm bis 20nmdick, und die Gateoxidschicht 220 für den LV-TR etwa 2nm bis 4nmdick. Außerdemhaben die Speichergateoxidschicht 160M und die Auswahlgateoxidschicht 160S desTransistors der EEPROM-Zelle die gleiche Dicke wie die Gateoxidschicht 160 desHV-TR. Die Tunneloxidschicht 175 ist z.B. zwischen 7nmund 9nm dick.
    [0037] DerHV-TR weist als Gateelektrode ein Pseudostapelgate 256 auf,das ein Gate 180H beinhaltet, welches gleichzeitig mitdem floatenden Gate 180F des Transistors der EEPROM-Zellegebildet wird. Des weiteren beinhaltet das Pseudostapelgate 256 einegleichzeitig mit der Gatezwischenisolationsschicht 182I desEEPROM-Zellentransistors gebildete Isolationsstruktur 182H undein gleichzeitig mit dem Steuergate 230C des EEPROM-Zellentransistorsgebildetes Pseudogate 230H. Das Gate 180H unddas Pseudogate 230H sind mit der gleichen oberen Zwischenverbindungverbunden und könnenin gleicher Weise wie das Gate 180S und das Pseudogate 230S desAuswahltransistors STR der EEPROM-Zelle als gemeinsames Gate betriebenwerden.
    [0038] Ineinem vorteilhaften Beispiel ist das Dotierprofil der p-leitendenLV-Mulde 141 identischzu demjenigen eines auf dem p-leitenden Substrat 100 gebildetenFeldisolationsbereichs 142 des HV-NMOS-TR.
    [0039] Nachfolgendwird detaillierter auf die Struktur der einzelnen Transistoren eingegangen.Der HV-PMOS-TR ist beispielsweise auf der n-leitenden HV-Mulde 111 gebildet,um eine hohe Durchbruchspannungsfestigkeit sicherzustellen, wobeier eine MI-DDD-Struktur mit einem p–-leitendenBereich 272 und einem p+-leitendenBereich 302 im p–-leitenden Bereich 272 beinhaltenkann.
    [0040] Die 8A und 8B veranschaulichen in vergrößerten Querschnittansichtenden HV-PMOS-TR von 7.Wie aus den 7, 8A und 8B ersichtlich, umfasst der HV-PMOS-TRdie Gateoxidschicht 160, die auf einem durch den STI-Bereich 109a definierten aktivenBereich gebildet ist, das auf der Gateoxidschicht 160 gebildeteGate 256 sowie die in der n-leitenden HV-Mulde 111 aufbeiden Seiten des Gates 256 ausgebildeten Source- und DrainbereicheS, D. Die Gateoxidschicht 160 des HV-PMOS-TR kann die gleiche Dicke wie jeneder Gateoxidschichten 160M und 160S der Transistorender EEPROM-Zelle haben, um die hohe Durchbruchsspannungsfestigkeit sicherzustellen.
    [0041] DerSTI-Bereich 109a beinhaltet einen Graben 105,eine Oxidschicht 106 zum Schutz der Innenwand des Grabens 105,eine auf der Oxidschicht 106 gebildete Nitridschicht 107,welche eine weitere Oxidation der Oxidschicht 106 verhindertund die Isolationseigenschaft des STI-Bereichs 109a gewährleistet,sowie eine Isolationsschicht 109, die den Graben 105 füllt.
    [0042] Wennin einem möglichenAusführungsbeispieldie Oxidschicht 106 die gleiche Dicke t, z.B. 10nm, wieeine durch eine gestrichelte Linie symbolisierte Oxidschicht ineiner herkömmlichenSTI besitzt, könnenElektronen in der Nitridschicht 107 eingefangen werden,wenn eine Treiberspannung an einen betreffenden Transistor angelegtwird. Dadurch könnensich Löcheram Boden des STI-Bereichs 109a anhäufen und eine Inversion verursachen,so dass aufgrund eines Kanals, der sich am Boden des STI-Bereichs 109a bildet,ein parasitärerFeldtransistor entsteht. Alternativ können sich die Löcher anden Seitenwändendes STI-Bereichs 109a anhäufen und einenStrompfad bilden, durch den die Schwellenspannung VTH desHV-PMOS-TR verringert wird, so dass ein Subschwellen-Leckstrom erzeugtwird.
    [0043] Ineinem vorteilhaften Ausführungsbeispiel istunter dem STI-Bereich 109a ein p-Feldisolationsbereich 112 gebildet,um die Entstehung eines Kanals zwischen dem Sourcebereich S unddem Drainbereich D eines benachbarten HV-PMOS-TR zu verhindern.Die Siliziumoxidschicht 106 an den Seitenwänden desSTI-Bereichs 109a besitzt zudem eine Dicke, die ausreicht,eine Elektroneneinfangbarrierenschicht zu erzeugen. Die Siliziumoxidschicht 106 kanneine Dicke T von z.B. 20nm bis 50nm haben, wie eine Dicke T von25nm.
    [0044] Wiederbezugnehmend auf 7 istdort ersichtlich, dass der MV-PMOS-TRauf der n-leitenden HV-Mulde 111 gebildet ist. Wenn erinnerhalb der gleichen n-leitenden Mulde gebildet wird wie der LV-PMOS-TR, kann sich einVerarmungsbereich in den Drainbereich des MV-PMOS-TR erstrecken, an den eine höhere Spannungangelegt wird als an den LV-PMOS-TR, was einen Drainleckstrom verursachenkann, der eine Strom-Spannungs(Id-Vd)-Charakteristik verschlechtert.Vorliegend ist jedoch der MV-PMOS-TR in der n-leitenden HV-Mulde 111 gebildet,währendder LV-PMOS-TR in der n-leitenden LV-Mulde 121 gebildetist, so dass im Drainbereich des MV-PMOS-TR kein Leckstrom erzeugtwird und beide Transistoren optimale Betriebseigenschaften zeigen.Der MV-PMOS-TR kanneinen einzelnen Source-/Drainbereich aufweisen, der auf einem p+-leitenden Bereich 304 gebildetist.
    [0045] Imgezeigten Beispiel ist der MV-NMOS-TR auf der p-leitenden HV-Mulde 131 gebildet.Wenn der MV-NMOS-TR, an den eine höhere Spannung angelegt wirdals an den LV-NMOS-TR, innerhalb der gleichen p-leitenden Muldewie der LV-NMOS-TR gebildet wird, unter Berücksichtigung der Messergebnisse einerBeschleunigungslebensdauerauswertung (ALE), wäre es schwierig, für den MV-NMOS-TReine gewünschteCharakteristik der Injektion heißer Ladungsträger (HCl)sicherzustellen. Vorliegend ist der MV-NMOS-TR jedoch vom LV-NMOS-TR getrennt und inder p-leitenden HV-Mulde 131 gebildet, wobei sein Source-/Drainbereichin einer DDD-Struktur anstelle einer LDD-Struktur gebildet ist.Dabei ist eine doppelte Diffusion mit einem n–-leitendenBereich 268 und einem n+-leitendenBereich 298 vorgesehen, was eine HCl-Charakteristik unterstützt.
    [0046] Imgezeigten Beispiel beinhalten der auf der p-leitenden HV-Mulde 131 gebildeteHV-NMOS-TR und der auf dem p-leitenden Substrat 100 gebildete HV-NMOS-TRdie Gateoxidschicht 160, die dicker als für die übrigen Transistorenist, und diese beiden Transistoren weisen eine MI- DDD-Struktur auf,bei welcher der Source-/Drainbereich einen n–-leitenden Bereich 266 undeinen darin definierten n+-leitenden Bereich 296 umfasst.Dies ermöglichteine hohe Durchbruchsspannungsfestigkeit. Das Dotierprofil des n-Feldisolationsbereichs 142 imHV-NMOS-TR, der auf dem p-leitenden Substrat 100 gebildetist, kann identisch zu demjenigen der p-leitenden LV-Mulde 141 sein.Der weitere HV-NMOS-TR,der ohne zwischengefügteMulde auf dem p-leitenden Substrat 100 gebildet ist, unterliegtweniger dem Volumeneffekt.
    [0047] Imgezeigten Beispiel ist der LV-NMOS-TR auf der p-leitenden LV-Mulde 141 ausgebildet,die flacher als die p-leitende HV-Mulde 131 ist, auf welcher derEEPROM-Zellentransistor gebildet ist. Der LV-NMOS-TR umfasst dieGateoxidschicht 220, die dünner als diejenige der anderenTransistoren ist, und dieser Transistor weist eine LDD-Strukturauf, bei welcher der Source-/Drainbereich aus einem n–-leitendenBereich 284 und einem n+-leitendenBereich 299 besteht, wodurch der Transistor die gewünschte Eigenschaftfür niedrigeTreiberspannung hat.
    [0048] DerLV-PMOS-TR ist auf der n-leitenden LV-Mulde 121 ausgebildetund beinhaltet die Gateoxidschicht 220, die dünner alsdiejenige der anderen Transistoren ist, sowie einen einzelnen Source-/Drainbereich,der auf einem p+-leitenden Bereich 306 gebildetist, so dass dieser Transistor die gewünschte Charakteristik für niedrigeTreiberspannung aufweist.
    [0049] Esversteht sich, dass fürdas gezeigte Einzelchip-Datenverarbeitungsbauelement anstelle des EEPROMirgend ein anderer nichtflüchtigerSpeichertyp verwendet werden kann.
    [0050] Nachfolgendwird unter Bezugnahme auf die 9 bis 33 ein vorteilhaftes Verfahrenzur Herstellung des zuvor beschriebenen Einzelchip-Datenverarbeitungsbauelementsnäher erläutert.
    [0051] Zunächst wirdhierfür,wie in 9 gezeigt, eineKontaktstellenisolationsschicht 103 auf einem p-leitendenintegrierten Schaltkreissubstrat 100 erzeugt, wozu nacheinandereine Oxidschicht 101 und eine Nitridschicht 102 aufgebrachtwerden. Auf der Kontaktstellenisolationsschicht 103 werdeneine nicht gezeigte, organische Antireflexbeschichtung (ARC) undeine Photoresistschicht 104 gebildet. Die Oxidschicht 101 wirdz.B. mit einer Dicke von 10nm gebildet und reduziert mechanischeSpannungen zwischen dem Substrat 100 und der Nitridschicht 102.Die Nitridschicht 102 wird z.B. durch Abscheiden einerSiliziumnitridschicht mit einer Dicke von 80nm bis 85nm gebildetund währendeines Ätzprozesseszur Erzeugung eines STI-Bereichs als Ätzmaske benutzt. Die Siliziumnitridschichtkann durch irgendein herkömmlichesVerfahren abgeschieden werden, beispielsweise chemische Gasphasenabscheidung(CVD), Subatmosphären-CVD(SACVD), Niederdruck-CVD (LPCVD) oder plasmaunterstützte CVD(PECVD).
    [0052] Wiein 10 veranschaulicht,wird dann aus der Photoresistschicht 104 ein Photoresistmuster 104a zurDefinition eines aktiven Bereichs erzeugt. Unter Verwendung desPhotoresistmusters 104a als Maske wird die Kontaktstellenisolationsschicht 103 mittelseines Trockenätzprozessesstrukturiert. Dadurch wird eine Kontaktstellenmaske 103a auseinem Nitridmuster 102a und einem Oxidmuster 101a erhalten.Die Nitridschicht 102 kann hierzu beispielsweise unterVerwendung eines Gases aus der Kohlenstoff-Fluor-Gruppe geätzt werden.Beispielhaft verwendbare Gase sind solche der Form CxFy oder CaHbFc, wie CF4, CHF3, C2F6, C4F8, CH2F2,CH3F, CH4, C2H2, C4F6 und Gemische hiervon. Die Nitridschicht 102 kannauch mittels eines Gases geätzt werden,das Ar enthält.
    [0053] Gemäß 11 wird dann das Photoresistmuster 104a entfernt,und das freiliegende p-leitende Substrat 100 wird unterVerwendung der Kontaktstellenmaske 103a als Ätzmaskeanisotrop trocken geätzt,um einen Graben 105 zu erzeugen, der den aktiven Bereichdefiniert. Das Photoresistmuster 104a kann durch irgendeinherkömmlichesVerfahren entfernt werden, z.B. durch Veraschen unter Verwendungeines O2-Plasmas und durch ein organisches Ablösemittel.Der Graben 105 wird mit einem Aspektverhältnis derartgebildet, dass keine Hohlräume durcheinen nachfolgenden Prozess beim Füllen des Grabens 105 miteiner Isolationsschicht erzeugt werden. Beispielsweise wird derGraben 105 mit einem Aspektverhältnis von 3,0 oder wenigergebildet, wenn er mit einer Oxidschicht aus einem Plasma hoher Dichte(HDP) gefülltwird.
    [0054] ImStadium von 12 wirdganzflächigauf der resultierenden Struktur mit dem gebildeten Graben 105 eineSiliziumoxidschicht 106 erzeugt, um die Innenwände desGrabens 105 zu schützen.Auf der Siliziumoxidschicht 106 wird eine Nitridauskleidung 107 aufgebracht,um eine weitere Oxidation der Siliziumoxidschicht 106 zuverhindern und die Isolationseigenschaften des STI-Bereichs zu stärken. Die Siliziumoxidschicht 106 wirdin einer Dicke vorgesehen, die ausreicht, den Einfang von Elektronenin die Nitridauskleidung 107 während des Betriebs eines Transistors,einschließlichdes HV-PMOS-TR, zu verhindern. Die Siliziumoxidschicht 106 kannz.B. mit einer Dicke von 20nm bis 50nm und speziell mit einer Dickevon ca. 25nm gebildet werden. Die Nitridauskleidung 107 weistz.B. eine Dicke von 5nm bis 30nm auf.
    [0055] DerGraben 105 wird mit einer Isolationsschicht gefüllt, dieaus der Gruppe ausgewähltwird, welche eine USG-Schicht, eine HDP-Oxidschicht, eine unterVerwendung von PECVD gebildete TEOS-Schicht, eine unter Verwendungvon PECVD gebildete Oxidschicht und jegliche Kombination dieserSchichten umfasst. Beispielsweise kann die HDP-Oxidschicht 109 zum Füllen desGrabens 105 benutzt werden. Wenn eine Oxidschicht unterVerwendung eines HDP-CVD-Prozesses gebildet wird, kann der CVD-Prozessmit einem Ätzprozessunter Verwendung von Sputtern kombiniert werden. Des weiteren können SiH4 und O2 als Depositionsgasein eine Kammer injiziert werden, und ein Inertgas, wie Ar-Gas, wirdals Sputtergas in die Kammer injiziert.
    [0056] ImVerfahrensstadium von 13 wirddie HDP-Oxidschicht 109 planarisiert, z.B. durch chemisch-mechanischesPolieren (CMP) oder einen Rückätzprozess.
    [0057] ImStadium von 14 wirdder STI-Bereich 109a durch Entfernen der Kontaktstellenmaske 103a vervollständigt. DasNitridmuster 102a und die Nitridauskleidung 107,die in der Kontaktstellenmaske 103a enthalten sind, werdenz.B. unter Verwendung eines Ablöseprozessesmit Phosphorsäure(H3PO4) entfernt,währenddas Oxidmuster 101a z.B. mittels HF oder eines gepuffertenOxidätzmittels(BOE) entfernt wird.
    [0058] Inden weiteren 15 bis 33 wird der STI-Bereich 109a schematischdurch die den Graben 105 füllende Isolationsschicht 109 repräsentiert.
    [0059] Gemäß 15 wird dann ein Photoresistmuster 110 aufder resultierenden Struktur überdem Substrat 100 erzeugt, um einen Bereich zu definieren,in welchem eine n-leitende HV-Mulde gebildet werden soll. Dazu werdenn-leitende Störstellenionen,z.B. Phosphorionen oder Arsenionen, unter Verwendung des Photoresistmusters 110 alsIonenimplantationsmaske implantiert, um eine n-leitende HV-Mulde 111 zubilden. Die Phosphorionen können miteiner Dosis von 1 × 1013 Atome/cm2 bis5 × 1013 Atome/cm2 undeiner Energie von 1,3MeV implantiert werden.
    [0060] Desweiteren werden Phosphorionen mit einer gegenüber der Bildung der n-leitendenHV-Mulde 111 geringeren Dosis und geringeren Energie implantiert,um den p-Feldisolationsbereich 112 zu erzeugen, z.B. durchImplantation mit einer Dosis von 1 × 1012 Atome/cm2 bis 6 × 1012 Atome/cm2 undeiner Energie von 300keV. Eine Gegenionenimplantation kann dazuvorgesehen sein, eine Verringerung der Schwellenspannung des PMOS-TRzu verhindern. Arsenionen könnendazu mit einer Dosis von 1 × 1012 Atome/cm2 bis5 × 1012 Atome/cm2 undeiner Energie von 240 keV implantiert werden, um einen Gegenionenimplantationsbereich 113 zuerzeugen. Zur Steuerung der Schwellenspannung VTHP werdenp-leitende Störstellenionenimplantiert, z.B. Borionen (B+) oder Borfluoridionen(BF2 +). So kannein VTHP-Steuerbereich 114 durchImplantieren von Borfluoridionen mit einer Dosis von 1 × 1013 Atome/cm2 bis4 × 1013 Atome/cm2 undeiner Energie von 40keV gebildet werden.
    [0061] Gemäß 16 wird dann das Photoresistmuster 110 durchVeraschen und Verwenden eines organischen Ablösemittels entfernt, und einPhotoresistmuster 120 wird erzeugt, um einen Bereich zudefinieren, in welchem eine n-leitende LV-Mulde gebildet werdensoll. Es werden dann zur Erzeugung einer n-leitenden LV-Mulde 121 n-leitendeStörstellenionen unterVerwendung des Photoresistmusters 120 als Ionenimplantationsmaskeimplantiert. Die n-leitende LV-Mulde 121 wird flacher erzeugtals die n-leitende HV-Mulde, indem die n-leitenden Störstellenionenmit niedrigerer Energie als bei der Bildung der n-leitenden HV-Mulde 111 implantiertwerden. Die n-leitenden Störstellenionenkönnendazu beispielsweise mit einer Dosis von 1 × 1013 Atome/cm2 bis 5 × 1013 Atome/cm2 undeiner Energie von 360keV implantiert werden.
    [0062] EineGegenionenimplantation verhindert eine Herabsetzung der SchwellenspannungVTH im PMOS-Transistor. Hierzu wird einGegenionenimplantationsbereich 123 mittels Implantierenvon Arsenionen bei einer Dosis von 1 × 1012 Atome/cm2 bis 7 × 1012 Atome/cm2 undeiner Energie von 240keV erzeugt. Zur Steuerung der SchwellenspannungVTHP könnenStörstellenionenimplantiert werden. So kann durch Implantieren von Borfluoridionenmit einer Dosis von 1 × 1013 Atome/cm2 bis7 × 1013 Atome/cm2 undeiner Energie von 40keV ein VTHP-Steuerbereich 124 erzeugtwerden.
    [0063] ImVerfahrensstadium von 17 wirddas Photoresistmuster 120 durch Veraschen und Verwendeneines organischen Ablösemittelsentfernt, und es wird ein Photoresistmuster 130 gebildet,um einen Bereich zu definieren, in welchem eine p-leitende HV-Muldegebildet werden soll. Es wird dann eine p-leitende HV-Mulde 131 durchImplantieren von p-leitendenStörstellenionen,wie Borionen oder Borfluoridionen, unter Verwendung des Photoresistmusters 130 alsIonenimplantationsmaske erzeugt. Die Borionen können z.B. mit einer Dosis von1 × 1013 Atome/cm2 bis3 × 1013 Atome/cm2 undeiner Energie von 700keV implantiert werden. Zur Bildung eines n-Feldisolationsbereichs 132 werdenp-leitende Störstellenionenmit einer niedrigeren Energie als bei der Bildung der p-leitendenHV-Mulde 131 implantiert. Der n-Feldisolationsbereich 132 kannbeispielsweise durch Implantieren von Borionen mit einer Dosis von 1 × 1013 Atome/cm2 bis3 × 1013 Atome/cm2 undeiner Energie von 130keV erzeugt werden. Zur Steuerung der SchwellenspannungVTHN könnenStörstellenionenimplantiert werden. So kann ein VTHN-Steuerbereich 134 durchImplantieren von Borionen mit einer Dosis von 1 × 1013 Atome/cm2 bis 5 × 1013 Atome/cm2 undeiner Energie von 50keV gebildet werden.
    [0064] Gemäß 18 wird dann das Photoresistmuster 130 durchVeraschen und Verwenden eines organischen Ablösemittels entfernt, und dannwird ein Photoresistmuster 140 erzeugt, um einen Bereich zurBildung einer p-leitenden LV-Mulde sowie einen Bereich zur Bildungeines HV-NMOS-TR über dem p-leitendenSubstrat 100 zu definieren. Unter Verwendung des Photoresistmusters 140 alsIonenimplantationsmaske werden n-leitendeStörstellenionen miteiner niedrigeren Energie als bei der Bildung der p-leitenden HV-Mulde 131 implantiert.Dadurch werden eine p-leitendeLV-Mulde 141 und ein n-Feldisolationsbereich 142 desHV-NMOS-TR im p-leitenden Substrat 100 flachergebildet als die p-leitende HV-Mulde. Zu diesem Zweck können Borionenmit einer Dosis von 1 × 1013 Atome/cm2 bis5 × 1013 Atome/cm2 undeiner Energie von 170 keV implantiert werden. Zur Steuerung derSchwellenspannung VTHN können Störstellenionen implantiert werden.So kann ein VTHN-Steuerbereich 144 durchImplantieren von Indiumionen (In+) mit einerDosis von 1 × 1012 Atome/cm2 bis7 × 102 Atome/cm2 und einerEnergie von 180 keV erzeugt werden.
    [0065] DerEinfachkeit halber sind in den weiteren 19 bis 33 nurdie Muldengebiete 111, 121, 131 und 141 sowieder Feldisolationsbereich 142 des HV-NMOS-TR gezeigt, dieauf dem p-leitenden Substrat 100 gebildet sind. Die übrigen Elementesind oben unter Bezugnahme auf die vorhergehenden Figuren adäquat erläutert.
    [0066] ImVerfahrensstadium von 19 wirddas Photoresistmuster 140 durch Veraschen und Verwendeneines organischen Ablösemittelsentfernt, und ein Photoresistmuster 150 wird erzeugt, umeinen Bereich zu definieren, in welchem auf dem p-leitenden Substrat 100 einHV-NMOS-TR gebildet werden soll. Unter Verwendung des Photoresistmusters 150 alsIonenimplantationsmaske werden Störstellenionen implantiert,um einen VTHN-Steuerbereich 154 für die SchwellenspannungVTHN des HV-NMOS-TR zu erzeugen, der über demp-leitenden Substrat 100 zu bilden ist.
    [0067] Gemäß 20 wird dann das Photoresistmuster 150 durchVeraschen und Verwenden eines organischen Ablösemittels entfernt, und einenatürlicheOxidschicht, die sich ganzflächig über demSubstrat 100 gebildet haben kann, wird unter Verwendungeines Nassreinigungsprozesses entfernt. Dann wird eine Gateoxidschicht 160 ineiner Dicke von 20nm bis 40nm gebildet. Dazu eignet sich z.B. eine trockeneOxidation unter Verwendung eines O2-Gasesbei einer Temperatur von etwa 1000°C bis 1100°C, eine nasse Oxidation in einerWasserdampfatmosphärebei einer Temperatur von 1000°Cbis 1100°C,eine HCl-Oxidation unter Verwendung eines Gemisches aus O2-Gas und HCl-Gas, eine Oxidation unter Verwendungeiner Mischung von O2-Gas und C2H3Cl3-Gas sowie eineOxidation unter Verwendung einer Mischung von O2-Gasund C2H2Cl2-Gas. Ein Photoresistmuster 170 wirderzeugt, das einen Bereich frei lässt, in welchem ein n+-leitender Bereich unterhalb einer Tunneloxidschichtin einem floatenden Übergangsbereichdes EEPROM-Zellentransistorsgebildet werden soll, und Störstellenwerden zur Erzeugung eines n+-leitendenBereichs 172 implantiert. Dazu können Arsenionen in einer Dosisvon 1 × 1013 Atome/cm2 bis9 × 1013 Atome/cm2 undmit einer Energie von 100 keV implantiert werden.
    [0068] ImVerfahrensstadium von 21 wirddas Photoresistmuster 170 durch Veraschen und Verwendeneines organischen Ablösemittelsentfernt, und dann wird ein nicht gezeigtes Photoresistmuster erzeugt,um ein Tunnelfenster zu definieren. Die Gateoxidschicht 160 wirdin ihrem vom Photoresistmuster freigelassenen Teil nass geätzt unddadurch entfernt, und eine Tunneloxidschicht 175 wird imTunnelfenster gebildet. Die Tunneloxidschicht 175 kann z.B.eine Dicke von 6nm bis 8nm haben. Zur Bildung einer floatenden Gateelektrodedes Transistors der EEPROM-Zelle und einer Gateelektrode des/der HV-TRwird eine untere leitfähigeSchicht 180 abgeschieden. Die untere leitfähige Schicht 180 besitzt z.B.eine Dicke von 135nm bis 165nm und kann aus Polysilizium unter Verwendungvon CVD, SACVD, PECVD oder bevorzugt LPCVD gebildet werden. NachErzeugen einer Polysiliziumschicht für die untere leitfähige Schicht 180 z.B.durch LPCVD unter Verwendung von N2-Gasund SiH4-Gas werden Phosphorionen unterVerwendung von POCl3-Gas zur Widerstandssteuerungeingebracht, oder es wird eine dotierte Polysiliziumschicht mittelsLPCVD unter Verwendung von N2-, SiH4-, Si2H6- oder PH3-Gasgebildet. Auf die untere leitfähigeSchicht 180 wird eine Antireflexschicht (ARL) aufgebracht,und anschließendwird die untere leitfähigeSchicht 180 in einzelne Teile für eine jeweilige Zelle strukturiert.Eine Gatezwischenisolationsschicht 182 wird ganzflächig über demSubstrat 100 aufgebracht. Die Gatezwischenisolationsschicht 182 kann z.B.aus einer ONO-Schicht bestehen, in welcher eine Oxidschicht miteiner Dicke von 3nm bis 7nm, eine Nitridschicht mit einer Dickevon 5nm bis 8nm und eine Oxidschicht mit einer Dicke von 3nm bis7nm übereinandergestapeltsind.
    [0069] ImVerfahrensstadium von 22 wirdein Photoresistmuster 190 erzeugt, das einen Bereich freilässt,in welchem ein LV-TR und ein MV-TRgebildet werden sollen. Unter Verwendung des Photoresistmusters 190 als Ätzmaskewerden die Gatezwischenisolationsschicht 182, die untereleitfähige Schicht 180 unddie Gateoxidschicht 160 nacheinander geätzt, bis derjenige Teil desSubstrats 100 freigelegt ist, der dem Bereich entspricht,in welchem der LV-TR und der MV-TR zu bilden sind. Die Gatezwischenisolationsschicht 182 unddie untere leitfähige Schicht 180 können hierzubeispielsweise unter Verwendung eines Trockenätzprozesses geätzt werden, unddie Gateoxidschicht 160 kann unter Verwendung eines Nassätzprozessesgeätztwerden. Durch Implantieren von Borfluoridionen in einer Dosis von1 × 1012 Atome/cm2 bis5 × 1012 Atome/cm2 miteiner Energie von 30 keV wird ein VTH-Steuerbereich 194 erzeugt.
    [0070] ImVerfahrensstadium von 23 wirddas Photoresistmuster 190 durch Veraschen und Verwendungeines organischen Ablösemittelsentfernt, und auf dem freigelegten Substrat 100 wird eine Gateoxidschicht 200 für den MV-TRmit einer Dicke von 10nm bis 20nm gebildet.
    [0071] Gemäß 24 wird dann ein Photoresistmuster 210 erzeugt,das einen Bereich freilässt,in welchem der LV-TR zu bilden ist. Die Gateoxidschicht 200 desMV-TR wird unter Verwendung eines Nassätzprozesses geätzt. DurchImplantieren von Borfluoridionen mit einer Dosis von 1 × 1012 Atome/cm2 bis 5 × 102 Atome/cm2 und einerEnergie von 30keV unter Verwendung des Photoresistmusters 210 alsIonenimplantationsmaske wird ein VTH-Steuerbereich 214 desLV-TR erzeugt.
    [0072] ImVerfahrensstadium von 25 wirddas Photoresistmuster 210 durch Veraschen und Verwendungeines organischen Ablösemittelsentfernt, und auf dem freiliegenden Substrat 100 wird eine Gateoxidschicht 220 für den LV-TRmit einer Dicke von 2nm bis 4nm aufgebracht. Eine obere leitfähige Schicht 230 wirdganzflächig über demSubstrat 100 aufgebracht, um ein Steuergate des EEPROM-Zellentransistors,ein Pseudogate des HV-TR sowie Gateelektroden für den LV-TR und den MV-TR bereitzustellen.Die obere leitfähigeSchicht 230 kann z.B. aus einer Polysiliziumschicht undeiner Metallsilizidschicht bestehen, die übereinandergestapelt sind. Hierbeikann nach Bildung der Polysiliziumschicht das Einbringen von Phosphorionenzur Widerstandssteuerung vorgesehen sein, so dass eine dotiertePolysiliziumschicht gebildet wird. Für die Metallsilizidschichtist z.B. eine Wolframsilizidschicht auf der Polysiliziumschichtverwendbar. Die Polysiliziumschicht besitzt z.B. eine Dicke von135nm bis 165nm, und die Wolframsilizidschicht kann mit einer Dickevon z.B. 100nm gebildet werden, beispielsweise durch LPCVD unterVerwendung von SiH2Cl2-Gasund WF6-Gas.
    [0073] Gemäß 26 wird dann ein Photoresistmuster 240 zurDefinition einer Gatestruktur auf der oberen leitfähigen Schicht 230 erzeugt.Die obere leitfähigeSchicht 230 wird unter Verwendung des Photoresistmusters 240 als Ätzmaskegeätzt,um ein Gate 230L fürden LV-TR und ein Gate 230M für den MV-TR zu bilden.
    [0074] ImStadium von 27 wirddas Photoresistmuster 240 durch Veraschen und Verwendungeines organischen Ablösemittelsentfernt, und es wird ein Photoresistmuster 250 erzeugt,um eine Gatestruktur fürden Transistor der EEPROM-Zelle und eine Gatestruktur für den HV-TRzu definieren. Die obere leitfähigeSchicht 230, die Gatezwischenisolationsschicht 182 unddie untere leitfähigeSchicht 180 werden nacheinander selbstjustiert unter Verwendungdes Photoresistmusters 250 als Ätzmaske geätzt, was eine Gatestruktur 252 desSpeichertransistors MTR der EEPROM-Zelle, eine Pseudogatestruktur 254 desAuswahltransistors STR und eine Gatestruktur 256 des HV-TRvervollständigt.
    [0075] Dannwird gemäß 28 das Photoresistmuster 250 durchVeraschen und Verwendung eines organischen Ablösemittels entfernt, und eswird ein Photoresistmuster 260 zur Definition eines n–-leitendenBereichs erzeugt. Unter Verwendung des Photoresistmusters 260 alsIonenimplantationsmaske werden n-leitende Störstellenionen implantiert.Dazu könnenPhosphorionen mit einer Dosis von 5 × 102 Atome/cm2 bis 9 × 102 Atome/cm2 und einerEnergie von 90keV implantiert werden, wodurch ein n–-leitenderBereich 262 als floatender Übergangsbereich, ein n–-leitender Bereich 264 alsDrainbereich des EEPROM-Zellentransistors, ein n–-leitenderBereich 266 des HV-NMOS-TR und ein n–-leitenderBereich 268 des MV-NMOS-TR gebildet werden.
    [0076] ImStadium von 29 wirddas Photoresistmuster 260 durch Veraschen und Verwendungeines organischen Ablösemittelsentfernt, und es wird ein Photoresistmuster 270 zur Definitioneines p–-leitendenBereichs erzeugt. Unter Verwendung des Photoresistmusters 270 alsIonenimplantationsmaske werden p-leitende Störstellen implantiert, z.B.Borionen mit einer Dosis von 1 × 1012 Atome/cm2 bis9 × 1012 Atome/cm2 undeiner Energie von 50keV, wodurch ein p–-leitenderBereich 272 fürden HV-PMOS-TR gebildet wird.
    [0077] ImStadium von 30 wirddas Photoresistmuster 270 durch Veraschen und Verwendungeines organischen Ablösemittelsentfernt, und es wird ein Photoresistmuster 280 zur Definitioneines n–-leitendenLDD-Bereichs erzeugt.Unter Verwendung des Photoresistmusters 280 als Ionenimplantationsmaskewerden n-leitende Störstellenionenimplantiert, beispielsweise Arsenionen mit einer Dosis von 1 × 1014 Atome/cm2 bis8 × 1014 Atome/cm2 undeiner Energie von 25keV, wodurch ein n–- leitender Bereich 282 alsSourcebereich des EEPROM-Zellentransistors und ein n–-leitenderBereich 284 fürden LV-NMOS-TR gebildet werden.
    [0078] Gemäß 31 werden dann Abstandshalter S' an den Gateseitenwänden erzeugt.Dazu wird eine Nitridschicht ganzflächig über dem Substrat 100 abgeschiedenund dann zur Abstandshaltererzeugung trocken geätzt. Zur Definition eines n+-leitenden Bereichs wird ein Photoresistmuster 290 erzeugt.Unter Verwendung des Photoresistmusters 290 als Ionenimplantationsmaskewerden n-leitende Störstellenionenimplantiert, beispielsweise Arsenionen mit einer Dosis von 1 × 105 Atome/cm2 bis 5 × 1015 Atome/cm2 undeiner Energie von 50keV. Dadurch werden ein n+-leitenderBereich 292 als Sourcebereich und ein n+-leitenderBereich 294 als Drainbereich des EEPROM-Zellentransistors,ein n+-leitenderBereich 296 fürden HV-NMOS-TR, ein n+-leitender Bereich 298 für den MV-NMOS-TRund ein n+-leitender Bereich 299 für den LV-NMOS-TR gebildet.
    [0079] ImVerfahrensstadium von 32 wirddas Photoresistmuster 290 durch Veraschen und Verwendungeines organischen Ablösemittelsentfernt, und es wird ein Photoresistmuster 300 zur Definition einesp+-leitenden Bereichs erzeugt. Unter Verwendungdes Photoresistmusters 300 als Ionenimplantationsmaskewerden p-leitende Störstellenionenimplantiert, beispielsweise Borfluoridionen mit einer Dosis von1 × 105 Atome/cm2 bis 5 × 1015 Atome/cm2 und einerEnergie von 20keV. Dadurch werden ein p+-leitenderBereich 302 fürden HV-PMOS-TR, ein p+-leitender Bereich 304 für den MV-PMOS-TRund ein p+-leitender Bereich 306 für den LV-PMOS-TR gebildet.
    [0080] Gemäß 33 wird dann ein Zwischenschichtdielektrikum(ILD) 310 ganzflächig über dem Substrat 100 aufgebracht.Dazu könnenbeispielsweise eine SiON-Schicht, eine HDP-Oxidschicht und eineTEOS-Schicht nacheinanderunter Verwendung von CVD aufgebracht und an schließend mittelsCMP planarisiert werden. Das ILD 310 kann eine Dicke vonz.B. 810nm bis 990nm haben. Zur Freilegung der Drainbereiche derTransistoren werden KontaktlöcherBC erzeugt, und dann werden Störstellenionen implantiert,um anschließendBitleitungskontaktstifte 322 zu erzeugen. Die Bitleitungskontaktstifte 322 können durchsequentielles Aufbringen einer Barrierenmetallschicht und einerWolframschicht mittels CVD und anschließendem Planarisieren mittelsCMP gebildet werden. Zum Bereitstellen von Bitleitungen 330 wirdeine Metallschicht aufgebracht und dann strukturiert. Die Bildungder Metallschicht kann z.B. ein sequentielles Stapeln einer Titanschicht,einer Aluminiumschicht und einer Titannitridschicht beinhalten.
    [0081] Jenach Bedarf könnenim übrigenherkömmlicheCMOS-Herstellungsprozesseverwendet werden, um das oben beschriebene Einzelchip-Datenverarbeitungsbauelementfertig zu stellen. Im beschriebenen Ausführungsbeispiel umfasst dasEinzelchip-Datenverarbeitungsbauelement Transistoren verschiedenerSpannungsbereiche, die ein effektives Speichern, Lesen und Verarbeitenvon Daten ermöglichen.Das Einzelchip-Datenverarbeitungsbauelement lässt sich mit hohem Integrationsgradrealisieren und kann effektiv herunterskaliert sein, während diecharakteristischen Eigenschaften nichtflüchtiger Speicherbauelementebeibehalten werden.
    [0082] Imbeschriebenen Ausführungsbeispielbeinhaltet das Einzelchip-Datenverarbeitungsbauelementeine Mehrzahl von Mulden zur Isolation von Transistoren für mehrereSpannungsbereiche, wobei jede der Mulden wenigstens einen Transistoreines bestimmten Spannungsbereichs beinhaltet und innerhalb jederder Mulden nur Transistoren je eines zugeordneten der mehreren Spannungsbereicheangeordnet sind. Bei dem wenigstens einen Transistor innerhalb bzw.auf einem betreffenden Muldenbereich kann es sich um einen Transistorfür hohe Spannung,einen Transistor fürmittlere Spannung oder einen Transistor für niedrige Spannung handeln.
    [0083] DieErfindung stellt somit ein Verfahren zur Isolation von Transistoreneines ersten Spannungsbereichs von Transistoren eines anderen, zweiten Spannungsbereichszur Verfügung,wobei eine erste Mulde nur Transistoren des ersten Spannungsbereichsund eine zweite Mulde nur Transistoren des zweiten Spannungsbereichsaufnimmt.
    [0084] DieSpannungsbereiche z.B. fürdie Transistoren mit höhererSpannung, die Transistoren mit mittlerer Spannung und die Transistorenmit niedrigerer Spannung könnenje nach Bedarf abhängigvom Anwendungsfall vom Fachmann geeignet gewählt werden. Des weiteren kannder Fachmann je nach Bedarf von der zum oben beschriebenen Beispielangegebenen Reihenfolge der Bildung der verschiedenen Mulden geeignetabweichen, ohne dass dies den Rahmen der Erfindung verlässt. DieSpannungsbereiche fürdie Transistoren höhererSpannung, die Transistoren mittlerer Spannung und die Transistoren niedrigererSpannung könnensich überlappen.So kann beispielsweise ein Transistor für 14V, wenn sich der höhere Transistorspannungsbereichvon 14V bis 20V und der mittlere Transistorspannungsbereich von5V bis 15V erstreckt, in einer Mulde für die Transistoren höherer Spannungund/oder in einer Mulde fürdie Transistoren mittlerer Spannung enthalten sein. Bei Bedarf kannaußerdemmehr als eine Mulde zur Aufnahme von Transistoren eines bestimmten Spannungsbereichsvorgesehen werden. So können z.B.eine erste Mulde Transistoren niedrigerer Spannung und eine zweiteMulde ebenfalls Transistoren niedrigerer Spannung aufnehmen.
    权利要求:
    Claims (50)
    [1] Bauelement mit – einem Substrat (100)eines ersten Leitfähigkeitstypsmit einer ersten Dotierkonzentration, – einer im Substrat gebildetenersten Mulde (121, 141) und – einerim Substrat gebildeten zweiten Mulde (131), dadurchgekennzeichnet, dass – diezweite Mulde (131) eine größere Tiefe als die erste Mulde(121, 141) und eine höhere Dotierkonzentration alsdie erste Dotierkonzentration des Substrats (100) aufweistund auf der zweiten Mulde eine nichtflüchtige Speicherzelle (EEPROM)gebildet ist.
    [2] Bauelement nach Anspruch 1, weiter dadurch gekennzeichnet,dass die erste Mulde und/oder oder die zweite Mulde vom ersten Leitfähigkeitstypsind.
    [3] Bauelement nach Anspruch 1 oder 2, weiter dadurchgekennzeichnet, dass die nichtflüchtige Speicherzelleeine EEPROM-Zelleist.
    [4] Bauelement nach Anspruch 3, weiter dadurch gekennzeichnet,dass die EEPROM-Zelle einen Speichertransistor und einen Auswahltransistorumfasst, wobei der Speichertransistor folgende Elemente enthält: – eine Tunneloxidschicht, – eine aufder Tunneloxidschicht dicker als die Tunneloxidschicht gebildeteGateoxidschicht, – einauf der Tunneloxidschicht und der Gateoxidschicht gebildetes Stapelgateaus einem floatenden Gate, einer Gatezwischenisolationsschicht undeinem Steuergate, – eineninnerhalb der zweiten Mulde justiert zu einer Seitenwand des Stapelgatesgebildeten Sourcebereich und – einen innerhalb der zweitenMulde justiert zur anderen Seitenwand des Stapelgates gebildetenfloatenden Übergangsbereichunter der Tunneloxidschicht und der Gateoxidschicht, und derAuswahltransistor folgende Elemente enthält: – eine Gateoxidschicht, – ein aufder Gateoxidschicht des Auswahltransistors parallel zum Stapelgatedes Speichertransistors gebildetes Gate, – den floatenden Übergangsbereich,der zu einer Seitenwand des Gates, welche der anderen Seitenwand desStapelgates des Speichertransistors gegenüberliegt, justiert ist, und – eineninnerhalb der zweiten Mulde justiert zur anderen Seitenwand desGates gebildeten Drainbereich.
    [5] Bauelement nach Anspruch 4, weiter dadurch gekennzeichnet,dass der Sourcebereich des Speichertransistors, der floatende Übergangsbereichund der Drainbereich des Auswahltransistors vom zweiten Leitfähigkeitstypsind.
    [6] Bauelement nach Anspruch 4 oder 5, weiter gekennzeichnetdurch eine Isolationsstruktur und ein Pseudogate auf dem Gate desAuswahltransistors, wobei die Isolationsstruktur gemeinsam mit derGatezwischenisolationsschicht gebildet ist, das Pseudogate gemeinsammit dem Steuergate gebildet ist und das Gate und das Pseudogatemit einer gemeinsamen oberen Zwischenverbindung verbunden sind.
    [7] Bauelement nach einem der Ansprüche 1 bis 6, weiter gekennzeichnetdurch einen auf der zweiten Mulde gebildeten Transistor.
    [8] Bauelement nach Anspruch 7, dadurch gekennzeichnet,dass der Transistor auf der zweiten Mulde ein Transistor für eine hoheSpannung ist.
    [9] Bauelement nach Anspruch 8, weiter dadurch gekennzeichnet,dass die gleiche Spannung an den Transistor für hohe Spannung und an dienichtflüchtigeSpeicherzelle angelegt wird.
    [10] Bauelement nach einem der Ansprüche 1 bis 9, weiter gekennzeichnetdurch einen auf der ersten Mulde gebildeten Transistor.
    [11] Bauelement nach Anspruch 10, weiter dadurch gekennzeichnet,dass der auf der ersten Mulde gebildete Transistor ein Transistorfür eineniedrige Spannung ist.
    [12] Bauelement nach Anspruch 11, weiter dadurch gekennzeichnet,dass an den Transistor für niedrigeSpannung eine geringere Spannung als an die nichtflüchtige Speicherzelleangelegt wird.
    [13] Bauelement nach einem der Ansprüche 7 und 10 bis 12, weiterdadurch gekennzeichnet, dass der auf der zweiten Mulde gebildeteTransistor ein solcher füreine mittlere Spannung ist.
    [14] Bauelement nach Anspruch 13, weiter dadurch gekennzeichnet,dass die mittlere Spannung zwischen der an die nichtflüchtige Speicherzelleangelegten Spannung und der an den Transistor für niedrige Spannung angelegtenSpannung liegt.
    [15] Bauelement nach Anspruch 13 oder 14, weiter dadurchgekennzeichnet, dass der Transistor für mittlere Spannung folgendeElemente enthält: – eine aufder zweiten Mulde gebildete Gateoxidschicht, – ein aufder Gateoxidschicht gebildetes Gate, – einen innerhalb der zweitenMulde justiert zu einer Seitenwand des Gates gebildeten DDD-Sourcebereichund – eineninnerhalb der zweiten Mulde justiert zu einer anderen Seitenwanddes Gates gebildeten DDD-Drainbereich.
    [16] Bauelement nach einem der Ansprüche 1 bis 15, weiter gekennzeichnetdurch eine im Substrat gebildete dritte Mulde mit geringerer Tiefeals die erste Mulde und zur zweiten Mulde entgegengesetztem Leitfähigkeitstyp.
    [17] Bauelement nach Anspruch 16, weiter gekennzeichnetdurch einen auf der dritten Mulde gebildeten Transistor.
    [18] Bauelement nach Anspruch 17, weiter dadurch gekennzeichnet,dass der auf der dritten Mulde gebildete Transistor ein solcherfür einehohe Spannung ist.
    [19] Bauelement nach Anspruch 18, weiter dadurch gekennzeichnet,dass an den Transistor für hoheSpannung auf der dritten Mulde die gleiche Spannung wie an die nichtflüchtige Speicherzelleangelegt wird.
    [20] Bauelement nach Anspruch 18 oder 19, weiter gekennzeichnetdurch einen im Substrat gebildeten flachen Grabenisolationsbereichzur Definition eines aktiven Bereichs, wobei der flache Grabenisolationsbereichfolgende Elemente enthält: – einenim Substrat gebildeten Graben, – eine Oxidschicht an einerGrabenseitenwand, – einezur Oxidschicht konforme Nitridschicht und – eine den Graben füllende,planarisierte Isolationsschicht, – wobei die Oxidschicht eineDicke derart aufweist, dass sie das Einfangen von Elektronen indie Nitridschicht bei Anlegen einer entsprechenden Spannung an denTransistor verhindert, der auf der dritten Mulde gebildet ist.
    [21] Bauelement nach einem der Ansprüche 17 bis 20, weiter dadurchgekennzeichnet, dass der auf der dritten Mulde gebildete Transistorfolgende Elemente enthält: – eine Gateoxidschicht, – ein aufder Gateoxidschicht gebildetes Gate, – einen innerhalb der drittenMulde justiert zu einer Seitenwand des Gates gebildeten Maskeninsel-Sourcebereichvom DDD-Typ und – eineninnerhalb der dritten Mulde selbstjustiert zu einer anderen Seitenwanddes Gates gebildeten Maskeninsel-Drainbereichvom DDD-Typ.
    [22] Bauelement nach Anspruch 21, weiter gekennzeichnetdurch eine Isolationsstruktur und ein Pseudogate auf dem Gate desauf der dritten Mulde gebildeten Transistors, wobei das Gate diesesTransistors und das Pseudogate mit einer gemeinsamen oberen Zwischenverbindungverbunden sind.
    [23] Bauelement nach einem der Ansprüche 16 bis 22, weiter gekennzeichnetdurch einen auf der dritten Mulde gebildeten Transistor für eine mittlere Spannung,wobei die mittlere Spannung zwischen der an die nichtflüchtige Speicherzelleangelegten Spannung und der an den Transistor für niedrige Spannung angelegtenSpannung liegt.
    [24] Bauelement nach einem der Ansprüche 1 bis 23, weiter gekennzeichnetdurch einen auf dem Substrat gebildeten Transistor, wobei das Dotierprofilder ersten Mulde gleich demjenigen eines Feldisolationsbereichsdieses Transistors ist.
    [25] Bauelement nach einem der Ansprüche 1 bis 24, weiter dadurchgekennzeichnet, dass die erste Mulde vom ersten Leitfähigkeitstypist und folgende weitere Elemente vorgesehen sind: – eine dritteMulde vom zweiten, zum ersten entgegengesetzten Leitfähigkeitstypund – einevierte Mulde vom zweiten Leitfähigkeitstypim Substrat, wobei die vierte Mulde flacher als die dritte Muldegebildet ist.
    [26] Bauelement nach Anspruch 25, weiter gekennzeichnetdurch – einenauf der ersten Mulde ausgebildeten ersten Transistor, an den eineerste Spannung anzulegen ist, – einen auf der zweiten Muldegebildeten zweiten Transistor, an den eine zweite Spannung anzulegen ist,die höherals die erste Spannung ist, – einen auf der dritten Muldegebildeten dritten Transistor, an den die zweite Spannung anzulegenist, und – eineauf der vierten Mulde gebildeten vierten Transistor, an den dieerste Spannung anzulegen ist.
    [27] Bauelement nach Anspruch 26, weiter dadurch gekennzeichnet,dass Gateoxidschichten des zweiten und dritten Transistors dickerals Gateoxidschichten des ersten und vierten Transistors sind.
    [28] Bauelement nach Anspruch 26, dadurch gekennzeichnet,dass die Gateoxidschicht der nichtflüchtigen Speicherzelle so dickwie die Gateoxidschicht des zweiten Transistors und des drittenTransistors ist und die Gateoxidschichten des zweiten und drittenTransis tors dicker als die Gateoxidschichten des ersten und viertenTransistors sind.
    [29] Bauelement nach einem der Ansprüche 21 bis 28, weiter dadurchgekennzeichnet, dass der Maskeninsel-Sourcebereich vom DDD-Typ und der Maskeninsel-Drainbereichvom DDD-Typ des dritten Transistors auf der dritten Mulde vom erstenLeitfähigkeitstypsind.
    [30] Bauelement nach einem der Ansprüche 26 bis 29, weiter dadurchgekennzeichnet, dass der erste Transistor folgende Elementeenthält: – eine Gateoxidschichtauf der ersten Mulde, – einGate auf der Gateoxidschicht der ersten Mulde, – einenSourcebereich vom DDD-Typ des zweiten Leitfähigkeitstyps innerhalb derersten Mulde justiert zu einer Seitenwand des Gates und – einenDrainbereich vom DDD-Typ des zweiten Leitfähigkeitstyps innerhalb derersten Mulde justiert zu einer anderen Seitenwand des Gates, undder vierte Transistor folgende Elemente enthält: – eine Gateoxidschicht aufder vierten Mulde, – einGate auf der Gateoxidschicht der vierten Mulde, – ein Sourcebereichdes ersten Leitfähigkeitstypsinnerhalb der vierten Mulde justiert zu einer Seitenwand des Gatesund – einenDrainbereich des ersten Leitfähigkeitstypsinnerhalb der vierten Mulde justiert zu einer anderen Seitenwanddes Gates.
    [31] Bauelement nach Anspruch 25, weiter gekennzeichnetdurch folgende Elemente: – einenersten Transistor, an den eine erste Spannung anzulegen ist, aufder ersten Mulde, – einenzweiten Transistor, an den eine zweite Spannung anzulegen ist, aufder zweiten Mulde, – einendritten Transistor, an den eine dritte Spannung anzulegen ist, aufder zweiten Mulde, – einenvierten Transistor, an den die zweite Spannung anzulegen ist, aufder dritten Mulde, einen fünftenTransistor, an den die dritte Spannung anzulegen ist, auf der drittenMulde und – einensechsten Transistor, an den die erste Spannung anzulegen ist, aufder vierten Mulde, – wobeidie dritte Spannung höherist als die zweite Spannung und die zweite Spannung höher alsdie erste Spannung ist.
    [32] Bauelement nach einem der Ansprüche 26 bis 31, weiter dadurchgekennzeichnet, dass der zweite Transistor folgende Elemente enthält: – eine Gateoxidschichtauf der zweiten Mulde, – einGate auf der Gateoxidschicht des zweiten Transistors, – einenSourcebereich vom DDD-Typ des zweiten Leitfähigkeitstyps innerhalb derzweiten Mulde justiert zu einer Seitenwand des Gates und – einenDrainbereich vom DDD-Typ des zweiten Leitfähigkeitstyps innerhalb derzweiten Mulde justiert zu einer anderen Seitenwand des Gates.
    [33] Bauelement nach Anspruch 32, weiter dadurch gekennzeichnet,dass der Sourcrebereich und der Drainbereich des zweiten Transistorsvom Maskeninseltyp sind.
    [34] Bauelement nach Anspruch 25, weiter gekennzeichnetdurch folgende Elemente: – einenersten Transistor, an den eine erste Spannung anzulegen ist, aufder ersten Mulde, – einenzweiten Transistor, an den eine zweite Spannung anzulegen ist, aufder zweiten Mulde, – einendritten Transistor, an den eine dritte Spannung anzulegen ist, aufder zweiten Mulde, – einenvierten Transistor, an den die zweite Spannung anzulegen ist, aufder dritten Mulde, – einenfünftenTransistor, an den die dritte Spannung anzulegen ist, auf der drittenMulde, – einensechsten Transistor, an den die erste Spannung anzulegen ist, aufder vierten Mulde und – einenweiteren dritten Transistor, an den die dritte Spannung anzulegenist, auf dem Substrat, – wobeidie dritte Spannung höherals die zweite Spannung und die zweite Spannung höher alsdie erste Spannung ist.
    [35] Bauelement nach Anspruch 34, weiter dadurch gekennzeichnet,dass Gateoxidschichten des dritten und des fünften Transistors dicker alsGateoxidschichten des zweiten und vierten Transistors sind.
    [36] Bauelement nach Anspruch 34 oder 35, weiter dadurchgekennzeichnet, dass Gateoxidschichten des zweiten und vierten Transistorsdicker als Gateoxidschichten des ersten und sechsten Transistors sind.
    [37] Bauelement nach Anspruch 35 oder 36, weiter dadurchgekennzeichnet, dass die Gateoxidschicht der nichtflüchtigenSpeicherzelle so dick wie die Gateoxidschicht des dritten und desfünftenTransistors ist, die Gateoxidschichten des dritten und fünften Transistorsdicker als die Gateoxidschichten des zweiten und vier ten Transistorssind und die Gateoxidschichten des zweiten und vierten Transistorsdicker als die Gateoxidschichten des ersten und sechsten Transistorssind.
    [38] Bauelement nach einem der Ansprüche 34 bis 37, weiter dadurchgekennzeichnet, dass das Dotierprofil der ersten Mulde gleich demjenigeneines Feldisolationsbereichs des dritten Transistors ist.
    [39] Bauelement, gekennzeichnet durch eine Mehrzahl vonMulden zur Isolation von Transistoren für mehrere Spannungsbereiche,wobei jede Mulde wenigstens einen Transistor eines zugeordneten Spannungsbereichsenthältund innerhalb jeder Mulde nur Transistoren des gleichen der mehreren Spannungsbereichevorgesehen sind.
    [40] Bauelement nach Anspruch 39, weiter dadurch gekennzeichnet,dass wenigstens ein Transistor ein solcher für eine hohe Spannung ist.
    [41] Bauelement nach Anspruch nach Anspruch 39 oder 40,weiter dadurch gekennzeichnet, dass wenigstens ein Transistor einsolcher füreine mittlere Spannung ist.
    [42] Bauelement nach einem der Ansprüche 39 bis 41, weiter dadurchgekennzeichnet, dass wenigstens ein Transistor ein solcher für eine niedrigeSpannung ist.
    [43] Verfahren zur Herstellung eines Mehrmulden-Bauelementsmit auf den Mulden gebildeten Transistoren, gekennzeichnet durchdie Schritte: – Bildeneiner ersten Mulde fürTransistoren nur eines ersten Spannungsbereichs und – Bildeneiner zweiten Mulde fürTransistoren nur eines vom ersten verschiedenen zweiten Spannungsbereichs.
    [44] Verfahren nach Anspruch 43, weiter dadurch gekennzeichnet,dass der erste Transistorspannungsbereich und/oder der zweite Transistorspannungsbereichein Bereich niedriger Spannung ist.
    [45] Verfahren nach Anspruch 43 oder 44, weiter dadurchgekennzeichnet, dass der erste Transistorspannungsbereich und/oderder zweite Transistorspannungsbereich ein Bereich mittlerer Spannung ist.
    [46] Verfahren nach einem der Ansprüche 43 bis 45, weiter dadurchgekennzeichnet, dass der erste Transistorspannungsbereich und/oderder zweite Transistorspannungsbereich ein Bereich hoher Spannungist.
    [47] Verfahren zur Herstellung eines Mehrmulden-Bauelementsals Einzelchip-Datenverarbeitungsbauelement, bei dem – ein Substrateines ersten Leiffähigkeitstypsmit einer ersten Dotierkonzentration gebildet wird und – eine ersteund eine zweite Mulde im Substrat gebildet werden, dadurch gekennzeichnet,dass – diezweite Mulde im Substrat mit größerer Tiefeals die erste Mulde und mit höhererDotierkonzentration als die erste Dotierkonzentration des Substratsgebildet wird und auf der zweiten Mulde ein nichfflüchtiges Speicherbauelementgebildet wird.
    [48] Verfahren nach Anspruch 47, weiter dadurch gekennzeichnet,dass die zweite Mulde vom ersten Leiffähigkeitstyp gebildet wird.
    [49] Verfahren nach Anspruch 47 oder 48, weiter dadurchgekennzeichnet, dass die erste Mulde vom ersten Leitfähigkeitstypgebildet wird, eine dritte Mulde von einem dem ersten entgegengesetztenzweiten Leitfähigkeitstypgebildet wird und eine vierte Mulde des zweiten Leitfähigkeitstypsim Substrat mit geringerer Tiefe als die dritte Mulde gebildet wird.
    [50] Vorrichtung zur Durchführung des Verfahrens nach einemder Ansprüche43 bis 49.
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